本发明涉及半导体器件。所述半导体器件包括:衬底,在所述衬底上方形成电路;多层布线层,所述多层布线层具有在衬底上方形成的多个布线层和在布线层的最上层的预定位置中形成的焊盘;新焊盘,所述新焊盘被提供在多层布线层上方的适当位置中;以及再分配层,所述再分配层被提供有将新焊盘和所述焊盘进行耦合的再分配线。在该半导体器件中:多层布线层包括信号线和地线,所述信号线用于将电信号传送到电路,所述地线被提供在再分配线或新焊盘与电路之间的布线层中;所述地线被形成为与新焊盘假定要被定位的位置和再分配线假定要被形成时所沿的路线相对应;以及再分配线被形成为沿着地线的至少一部分。
1.一种半导体器件,包括:衬底,在所述衬底上形成有电路;多层布线层,所述多层布线层具有在所述衬底上形成的多个布线层以及在所述布线层的最上层的预定位置中形成的第一焊盘;新焊盘,所述新焊盘被提供在所述多层布线层上的适当位置中;以及再分配层,所述再分配层被提供有将所述新焊盘和所述第一焊盘进行耦合的再分配线;其中,所述多层布线层包括信号线和地线,所述信号线用于将电信号传送到所述电路,所述地线被提供于在所述第一再分配线或所述新焊盘与所述电路之间的布线层中,其中,所述地线被形成为与所述新焊盘假定要被定位的位置和所述第一再分配线假定要被形成时所沿的路线相对应,其中,所述再分配线被形成为沿着所述地线的至少一部分,其中,所述地线被形成在所述多层布线层中包含的多个布线层中的一个布线层中,或被形成为越过所述多层布线层中包含的多个布线层,其中,所述地线被形成为栅格状图案,其中,所述地线被形成为沿着在其中要形成有所述新焊盘的所述多层布线层的外围,其中,所述地线在与布局和电路特性相关的限制内具有最大可能的面积,并且其中,在所述第一再分配线所连接的所述第一焊盘和所述新焊盘之间,所述第一再分配线重叠在形成为栅格状图案的地线的一部分的上方。
2.根据权利要求1所述的半导体器件,进一步包括第二再分配线,所述第二再分配线具有与所述第一焊盘和所述新焊盘不同的第二焊盘和第三焊盘,其中,在所述第二再分配线所连接的所述第二焊盘和所述第三焊盘之间,所述第二再分配线重叠在地线的一部分的上方。相关申请的交叉引用2010年3月31日提交的包括说明书、附图和摘要的日本专利申请No.2010-80938的公开的全部内容通过引用结合于此。技术领域
本发明涉及一种具有再分配层的半导体器件。
背景技术
已经公知系统级封装(SiP)技术,用于构造在封装中密封有多个半导体芯片(在下文中称为“芯片”)的系统。SiP包括在封装中堆叠或水平布置且密封的多个做好的芯片。因此,根据在每个芯片上形成的焊盘的布置,要被结合的引线的路由变得复杂,有可能导致结合引线相互接触。为了避免这种问题,在安装用于密封作为SiP的芯片之前,有时变得需要改变各个芯片上的焊盘位置。再分配层(在下文中,称为“RDL”)技术是改变焊盘位置的其中一种方式。在RDL技术中,在现有芯片上形成再分配层。再分配层包括适当定位的新焊盘以及用于耦合在现有芯片上方形成的焊盘和新焊盘的再分配线。在芯片上形成的焊盘可以利用在芯片上形成的再分配层来适当地被重新定位。然而,利用这种技术存在问题。也就是说,在现有芯片上形成的电路和信号线会受到流过在再分配层上形成的焊盘和再分配线的电流所产生的电场噪声的不利影响。在日本未审专利公布No.2005-005741中公开了解决上述问题的技术。图1是在日本未审专利公布No.2005-005741中公开的半导体器件的截面图。该半导体器件包括在其上方形成电容器101的衬底110上方形成的多层布线层120的最上层上方形成的金属部分150。多层布线层120包括多个堆叠层,每个堆叠层都与在每个堆叠层上方形成的层间绝缘膜130和布线140绝缘。外部端子400和再分配线500被形成在形成于多层布线层120上方的绝缘膜300上方。每个外部端子400通过再分配线500被耦合到半导体芯片100的电极200。图2是在日本未审专利公布No.2005-005741中公开的半导体器件的平面图。每个金属部分150被形成在不包含于形成布线140的任意区域中的区域中,且位于电容器101(或模拟电路)以上。每个金属部分150电耦合到节点200,以保持预定的电位处。在日本未审专利公布No.2005-005741中公开的半导体器件中,由形成在再分配层上方的外部端子400和再分配线500产生的电场噪声被金属部分150屏蔽。因此,可以减少由电场噪声影响电容101的可能性。而且,由于金属部分150可以在形成多层布线层120的现有工艺中形成,所以其可以在没有大大增加总制造工艺的情况下形成。
发明内容
然而,在日本未审专利公布No.2005-005741中公开的半导体器件中,金属部分沿着形成在再分配层上的外部端子和再分配线的布局来形成,并且当外部端子和再分配线的布局被变化时,金属部分就不能够被相应地再定位。此外,每个金属部分被形成在多层布线层的最上层上、没有形成用于耦合电路的信号线之处。由此,金属部分的布局受到由多层布线的布局所施加的限制。下面将参考下面的“具体实施方式”中使用的附图标记来描述解决上述问题的方式。附图标记指用于阐明所附权利要求和“具体实施方式”中的描述之间的对应关系。然而,这些附图标记不应该用于解释由所附权利要求限定的本发明的技术范围。根据本发明的一方面的半导体器件包括:硅衬底(21),在所述硅衬底(21)上方形成电路(5);多层布线层(22),所述多层布线层(22)具有在硅衬底(21)上方形成的多个布线层(23a至23c)以及在布线层(23a至23c)的最上层的预定位置中形成的第一焊垫(4);新焊盘(2),所述新焊盘(2)被提供在多层布线层(22)上方的适当位置中;以及再分配层(30),所述再分配层(30)提供有将新焊盘(2)和第一焊盘(4)进行耦合的再分配线(1)。多层布线层(22)包括:信号线(6),所述信号线(6)用于将电信号传送到电路(5);以及地线(3),所述地线(3)被提供在再分配线(1)或新焊盘(2)与电路(5)之间。地线(3)被形成为与新焊盘(2)假定要被定位的位置以及再分配线(1)假定要被形成时所沿的路线相对应。至少沿着地线(3)的至少一部分来形成再分配线(1)。根据本发明,考虑假定要在再分配层上形成的再分配线和新焊盘的路线,来确定信号线和地线的布局。因此,即使当再分配线和新焊盘的布局改变时,也可以处理这种改变,使得可以在增加柔性的情况下设计再分配层的布局。而且,用于屏蔽电场噪声的地线没有限制于多层布线层的最上部。因此,对于多层布线层,与信号线和地线被限制于多层布线层的最上部的情况相比较,可以在增加柔性的情况下来布局信号线和地线。
附图说明
图1是在日本未审专利公布No.2005-005741中公开的半导体器件的截面图;图2是在日本未审专利公布No.2005-005741中公开的半导体器件的平面图;图3是根据本发明第一实施例的包括半导体器件的SiP的截面图;图4是根据本发明第一实施例的半导体器件的平面图;图5是根据本发明第二实施例的半导体器件的平面图;图6是根据本发明第二实施例的半导体器件的截面图;图7是根据本发明第三实施例的半导体器件的平面图;以及图8是根据本发明第三实施例的半导体器件的截面图。
具体实施方式
下面将参考附图来描述根据本发明的半导体器件。第一实施例下面将描述根据本发明的第一实施例的半导体器件。图3是根据本发明第一实施例的包括半导体器件的SiP的、沿着图4中的线A-A′′截取的截面图。图4是根据本实施例的半导体器件的平面图。参考图3,第一半导体器件10(在下文中称为“半导体器件10”)提供在封装基板50上方。第二半导体器件20(在下文中称为“半导体器件20”)提供在半导体器件10上方。再分配层30被形成在半导体器件20上方。半导体器件10和20利用密封树脂40来密封并组成SiP。如图3所示的在半导体器件10上方提供半导体器件20的构造仅是实例。例如,半导体器件10和20可以被并排布置在封装基板50上方。半导体器件20提供有硅衬底21。例如可以是晶体管的电路5被形成在硅衬底21上方。包括多个布线层的多层布线层22被形成在硅衬底21上。在本实施例中,即使多层布线层22包括三个布线层,即,第一布线层23a、第二布线层23b和第三布线层23c,多层布线层22也可以包括比三层更多或更少的布线层。布线层中的每个包括例如由铝(Al)或铜(Cu)的信号线6以及地线3。信号线6传送用于操作电路5的电子信号。地线3被耦合到预定的地电位,并屏蔽由再分配层30产生的电场噪声。例如由二氧化硅制成的第一至第三层间绝缘膜24a至24c被形成在布线层之间。信号线6和地线3可以经由贯通孔7在不同的布线层之间相互耦合。再分配层30形成在半导体芯片20上方。也就是说,例如由铝(Al)或铜(Cu)的再分配线1被形成在形成于多层布线层22的最上层上方的第三层间绝缘膜24c上方。二氧化硅(SiO₂)或氮化硅(SiN)的绝缘膜31被形成在再分配线1上。绝缘膜31覆盖有聚酰亚胺32。通过去除半导体器件20上方的绝缘膜31和聚酰亚胺32的适当部分来形成新焊盘2。再分配线1电耦合在半导体芯片20上方的焊盘4和新焊盘2。在再分配层30上方形成的新焊盘2以及在半导体器件20上方形成的焊盘4中,适当定位的焊盘4利用结合引线60被耦合到封装基板50上方形成的引线电极。焊盘11被形成在半导体器件10上方。焊盘11还利用结合引线60被耦合到封装基板50上形成的引线电极。通过半导体器件20上方形成的焊盘4利用再分配层30上形成的新焊盘2而可适当地再定位,防止结合引线60的布局变得复杂。在传送电信号时,在再分配层30上形成的再分配线1和新焊盘2产生电场噪声。电场噪声会对电路5和信号线6的操作造成不利影响。作为应对这种问题的措施,在多层布线层22的再分配线1和新焊盘2与电路5或信号线6之间的部分中提供地线3。地线3屏蔽由再分配线1和新焊盘2产生的电场噪声,由此,降低电路5或信号线6上电场噪声的影响。在根据本实施例的半导体器件中,地线3被形成在包含于多层布线层22中的任意一个或多个布线层上方。因此,在不依赖于信号线6的布局的情况下,可以在增加柔性的情况下来布局地线3。图4是半导体器件的不是特定层而是多层的构造的平面图,被布置成示出为了方便下面的描述所需的部分。参考图4,多个焊盘4a至4h被形成在作为半导体器件20的多层布线层22的最上层的第三布线层23c上。多个新焊盘2a至2d被形成在再分配层30的适当位置中。在再分配层30中形成的再分配线1将焊盘4和新焊盘2进行耦合。如上所述的电路5被形成在半导体器件20的硅衬底21上方。地线3被形成在半导体器件20的多层布线层22中。根据本实施例,通过考虑假定要形成的新焊盘2的假定位置、假定要被形成为用于将新焊盘2和任意焊盘4的假定位置进行耦合的再分配线1的假定路线、以及电路5和信号线6的布局,来形成地线3。必须注意,不是所有的地线3被布局成具有在它们之上形成的新焊盘2和再分配线1。也就是说,地线3被特意地形成在可能形成新焊盘2和再分配线1的位置中。例如,参考图4,再分配线1被形成在焊盘4a和新焊盘2a之间,以及还形成在焊盘4b和新焊盘2b之间。再分配线1被形成为沿着相应定位的地线3并且在相应定位的地线3上方,但是还有在不对应再分配线1的位置中形成的地线3。参考图4,地线3被形成为允许要形成的再分配线1也从焊盘4c、4f或4g延伸。虽然没有实际做出,但是图4中的附图标记2c和2d表示假定新焊盘2(2c和2d)要形成的位置。也就是说,当假定要提供新焊盘2,例如2c和2d时,考虑新焊盘2c和2d的假定位置,来形成地线3。设计者在设计半导体器件20时,通过考虑在再分配层30上假定要形成的新焊盘2和再分配线1的假定位置和路线,来确定多层布线层22中要形成的地线3和信号线6的布局。例如,地线3可以布局为栅格状图案,允许焊盘4和新焊盘3耦合,以及信号线6可以被布局成在其中布局地线3的区域的外部。当用于假定要形成的新焊盘2和再分配线1的布局设计改变时,这使得可以处理这种改变。如上所述,在包含于多层布线层22中的布线层的任意一个或一些上方,可以形成地线3,使得在增加柔性的情况下可以对它们进行布局。上面已经描述了根据本发明的第一实施例的半导体器件。第二实施例下面将描述根据本发明的第二实施例的半导体器件。根据第二实施例的半导体器件与根据第一实施例的半导体器件的不同之处在于地线3的布局。图5是根据第二实施例的半导体器件的平面图。图6是根据本发明的第二实施例的半导体器件的沿着图5中线A-A′′截取的截面图。在图5示出的半导体器件20中,地线3沿着半导体器件20的外围被布局。这是因为新焊盘2,如新焊盘2a和2b所举例说明的,通常布置在半导体器件20的外围附近。在沿着半导体器件20的周围对地线3进行布局的情况下,新焊盘2可以沿着半导体器件20的周围被定位在任何位置。参考图6,在包含于多层布线层22中的第二布线层23b上方形成地线3。如同第一实施例中一样,地线3可以被形成在包含于多层布线层22中的多个布线层23a至23c中的任一个或一些上。它们还可以形成为越过多个布线层23a至23c而延伸。在如上所述对地线3进行布局的情况下,如图6所示,即使在半导体器件20的周围附近形成电路5或信号线6时,也可以屏蔽由新焊盘2产生的电场噪声。而且,如图5中的焊盘4b和新焊盘2b之间所示,像第一实施例中那样,沿着再分配线1的假定路线来布局地线3,使得可以屏蔽由焊盘4b和新焊盘2b之间的再分配线1产生的电场噪声。地线3还可以布局成栅格状图案,如第一实施例中的那样,使得焊盘4a至4h可以耦合至新焊盘2。结合第一和第二实施例,例如,在如图5所示的焊盘4a和新焊盘2a之间,存在沿着再分配线1的路线没有形成地线3的情况。例如,当在硅衬底21上方的与再分配线1的路线或新焊盘2相对应的位置中没有电路5和没有信号线6形成时,就出现这种情况。在与再分配线1或新焊盘2的路线或位置相对应的位置中没有形成会受电场噪声影响的电路5和信号线6的情况下,在这种路线或位置上方不存在地线3不会造成任何问题。例如,当受电场噪声影响的电路5或信号线6被定位为仅与任意再分配线1或新焊盘2的路线或位置的一部分相对应时,要求地线被形成为屏蔽至少来自这样的部分的电场噪声。上面已经描述了根据本发明的第二实施例的半导体器件。第三实施例下面将描述根据本发明第三实施例的半导体器件。根据第三实施例的半导体器件与根据第一和第二实施例的半导体器件的不同之处在于地线3的布局。图7是根据第三实施例的半导体器件的平面图。图8是根据本发明的第三实施例的半导体器件的沿着图7中线A-A′′截取的截面图。在第三实施例中,如图7所示,地线3的与焊盘4a和新焊盘2a之间的再分配线1相对应的部分比第一实施例的地线3的相应部分更宽。通常,当地线3被形成在上层上方形成的再分配线1或线焊盘2与在下层上方形成的电路5之间时,使地线3比再分配线1和线焊盘2更宽,也就是,面积比再分配线1和线焊盘2的面积更大。即,当地线3面积更大时,可以更有效地屏蔽电场噪声。根据在地线3上方的上层上方形成的再分配线1与电路5和信号线6之间的位置关系,在它们之间形成大寄生电容。这种大寄生电容会影响电路的电特性。为了避免这种问题,在设计半导体器件20时,设计者通过考虑新焊盘2的假定位置以及再分配线1的假定路线,以及还考虑信号线6的布局,来确定地线3的布局,以便使地线3的面积更大。此时,在与整体布局和电路性能相关的限制范围内,使地线3尽可能宽。这使得可以更有效地屏蔽电场噪声。上面已经描述了根据本发明第三实施例的半导体器件。如上所述,在提供有再分配层30的半导体器件20中,地线3被形成在半导体器件20的多层布线层22的、与在再分配层30上方可能要形成的新焊盘2和再分配线1的假定位置和路线相对应的位置中。通过这种方式,即使在新焊盘2或再分配线1的位置或路线改变时,也可以处理这种变化。在再分配层30上方形成的新焊盘2和再分配线1以及在硅衬底21上方形成的电路5和信号线6之间形成地线3,以便屏蔽由新焊盘2和再分配线1产生的电场噪声。在多层布线层22的多个布线层23a至23c中的一个上方或者越过多个布线层中的几个,来形成地线3。因此,在增加柔性的情况下可以对地线3进行布局。上文中的实施例可以单独实施,或者可以组合实施。已经借助实施例描述了本发明,但是本发明并不限于这些实施例。在没有偏离本发明的范围的情况下,本领域的技术人员可以对本发明的构造和细节进行各种方式的修改。